RAM DINÂMICA (DRAM)

RAM DINÂMICA (DRAM)

As memórias do tipo de RAMs DINÂMICAS se destacam por suas altas capacidades, ou seja, elas podem se comportar em grandes capacidades de dados. Todavia, o acesso as essas informações costuma ser mais devagar do que as memórias estáticas. A memória dinâmica costuma ter um baixo custo em comparação ao outro tipo.

Durante o período refresh, a RAM muitas das vezes não pode ser acessada, pois essa memória não pode ser mais acelerada porque o refresh deve ser concluído de tempos em tempos. A RAM estática não necessita das operações do refresh e essa memória é mais fácil ser usadas em projetos, mas em condições de alta capacidade ela perde para a memória dinâmica.

É válido ressaltar que a maioria dos microcomputadores usam a memória dinâmica pelo fato da memória ter uma alta capacidade e baixo custo. Porém, tem alguns microcomputadores que utilizam poucas vezes algumas quantidades da RAM estática.

ESTRUTURA E OPERAÇÃO DA RAM DINÂMICA

A figura acima é uma estrutura de um chip da memória dinâmica de 16Kx1.

Os DRAMs estão acessíveis hodiernamente em capacidade de até 64 Mbites em várias configurações. A RAM dinâmica com uma grandeza de palavra de quatro bits tem ajuste de células parecido da figura acima pela simples posição de uma matriz contém quatro células, e de cada endereço aplicado escolhe um grupo de quatro células para uma operação.

A figura abaixo mostra uma ilustração de uma célula DRAM. Esse diagrama enfatiza as idéias principais relacionando a escrita e leitura de uma DRAM.

• Para ler o dado de uma célula, as chaves SW2, SW3 e SW4 são fechadas e SW1 mantida aberta. Isso conecta a tensão armazenada no capacitor ao amplificador. O amplificador faz uma comparação com a tensão do capacitor usando um valor estimado para poder determinar se é um nível logico que está sendo armazenado e para produzir uma tensão bem definida para saída de dados. Por fim, essa saída de dados é conectada no capacitor e tem a função de restaurar a tensão do capacitor pela carga ou descarga. Concluindo-se que o bit de dado na célula de memória só é restaurado quando é lido.

• Para escrever um dado da célula, os sinais do decodificador e da lógica de leitura/escrita fecham as chaves SW1 e SW2, enquanto mantém SW3 e SW4 aberta. Portanto, isso leva informação para o capacitor C. Quando o nível lógico for 1 na entrada os dados carregar o capacitor. Quando o nível lógico for 0 na entrada os dados descarregar o capacitor. Logo, as chaves são abertas de maneira que o capacitor C fique desconectado com o restante do circuito.