Cisc, Risc E Benchmark

Tabelas Comparativas entre:

CISC RISC

Múltiplos conjuntos de registradores, muitas vezes superando 256. Único conjunto de registradores, tipicamente entre 6 e 16 registradores

Três operandos de registradores permitidos por instrução (por ex., add R1, R2, R3). Um ou dois operandos de registradores permitidos por instrução (por ex., add R1, R2).

Passagem eficiente de parâmetros por registradores no chip (processador) Passagem de parâmetros ineficiente através da memória

Instruções de um único ciclo (ex. load e store) Instruções de múltiplos ciclos

Controle hardwired (embutido no hardware)

Controle microprogramado

Altamente paralelizado (pipelined) Fracamente paralelizado

Instruções simples e em número reduzido Muitas instruções complexas

Instruções de tamanho fixo Instruções de tamanho variável

Complexidade no compilador Complexidade no código

Poucos modos de endereçamento Muitos modos de endereçamento

Apenas instruções load e store podem acessar a memória Muitas instruções podem acessar a memória

Preço/Desempenho

Preço: mudança da

complexidade do software

para o hardware.

Desempenho: diminuição

do tamanho do código, em

troca de um maior CPI*. complexidade do hardware

para o software.

Desempenho: diminuição

do tamanho do CPI*, em

troca de um maior

tamanho do código.

Decisões Arquitetônicas

Um grande e variado

conjunto de instruções

que incluí instruções

rápidas e simples para

executar tarefas

básicas assim como

complexas e multiciclo

que

correspondem a

declarações em

HLL**.

• Suporte para HLL** é

feito em hardware.

• Modos de

endereçamento

memória-memória.

• Uma unidade de

controlo em microcódigo.

Gastar menos transístores no fabrico

Dos registros internos. • Instruções simples e

de um só ciclo que

executam somente

funções básicas.

Instruções em

assembly

correspondem a

instruções em microcódigo

numa

arquitetura CISC.

• Todo o suporte HLL**

é feito em software.

• Modos de

endereçamento

simples permitem

somente que as

funções LOAD e

STORE acedam à

memória. Todas as

operações são do tipo

registro-registro.

• Unidade de controlo

de execução direta.

• Gastar mais

transistores em vários

bancos de registros.

• Uso de execução em

pipeline para baixar

CPI*.

Pipelines

Como possuí mais

instruções ortogonais,

apresenta uma menor

variação da estrutura

pipeline. Como possuí instruções

mais variadas, apresenta

também uma pipeline com

uma estrutura mais

complexa.

A maior parte das

instruções RISC são

baseadas em operações

nos registos internos. As instruções podem

aceder os registros internos

ou a memória.

A descodificação das

instruções