Idioma de descrição de hardware

SISTEMAS DIGITAIS

Trabalho

VERILOG

Linguagem de Descrição de Hardware (HDL).

CURSO:- ENGENHARIA ELÉTRICA

DOCENTE:- William Zaccaro Gomes

TURMA “B” - SALA 15 D

7º Semestre

• Alexandre Contreras Faraco – RA 2547454327

• Anderson Pereira – RA 1191401118

• José Luis de Souza Dias – RA 2546452836

• Leandro Hipólito Rodrigues – RA 6646378231

• José Reis dos Santos Júnior – RA 7027536330

Conteúdo

1. Resumo 3

2. Objetivo do trabalho da Linguagem. 3

3. Introdução Teórica 3

4. Parte Experimental do programa. 4

5. Discussões. 4

6. Conclusão. 4

8. Bibliografia. 5

1. Resumo

Neste trabalho, iremos descrever as principais características do Programa VERILOG e suas aplicações “Linguagem de Descrição de Hardware”. De acordo com explicações da Docente – Prof. William Zaccaro – este programa é uma linguagem, como VHDL, largamente usada para descrever sistemas digitais, utilizada universalmente.

Inicialmente o Verilog era uma linguagem proprietária desenvolvida pela empresa Gateway. O Verilog foi desenvolvido nos anos 1980 e inicialmente foi utilizado para modelar dispositivos ASIC. No ano de 1990 o Verilog caiu em domínio público e agora está sendo padronizado como IEEE 1364.

2. Objetivo do trabalho da Linguagem.

Vamos falar sobre a linguagem VHDL que foi originalmente desenvolvida por empresas contratadas pelo governo americano e agora é um padrão requerido por todos os ASICs (Application Specific Integrated Circuits – circuitos integrados específicos da aplicação) projetados para o exército americano. Padronizado pelo IEEE em 1987 (Padrão 1076-1987 ou VHDL 87) e foi atualizado em 1993 (Padrão 1076-1993 ou VHDL 93). Os trabalhos do IEEE continuam e uma nova revisão está em desenvolvimento (VHDL 200x). Em 1999, foi lançado o padrão IEEE 1076.1, conhecido como VHDL-AMS, que oferece extensões para circuitos com sinais analógicos e digitais.

O objetivo do presente trabalho é fazer uma introdução à linguagem de descrição de hardware Verilog para que, de uma forma simples, seja possível ao leitor construir blocos de hardware sintetizáveis para serem usados juntamente com outros blocos numa ferramenta de projeto de Circuitos Integrados (CI). A informação sobre a HDL Verilog está, portanto, quase totalmente limitada ao subconjunto de instruções sintetizáveis e necessárias à descrição de blocos de hardware.

A apresentação de construções semelhantes às usadas nas linguagens de programação de alto nível será feita de forma sucinta.

3. Introdução Teórica

A linguagem Verilog foi desenvolvida em 1985 pela Gateway Design Automation. Em 1989 a empresa Cadence Cadence Design Systems comprou a Gateway, e em maio de 1990 tornou a linguagem de domínio público com a formação da Open Verilog International (OVI).

Hoje o Verilog é um padrão IEEE, já tendo duas extensões ou modificações: Verilog-95 (padrão IEEE 1364-1995), Verilog 2001 (IEEE 1364-2001) e Verilog 2005 (IEEE 1364-2005), mas novos trabalhos continuam em andamento com o desenvolvimento do Verilog-AMS com suporte a sinais analógicos e digitais.

O Verilog tem uma grande semelhança com a linguagem de programação C. Uma característica interessante do Verilog é que, ao contrário do VHDL, há a diferenciação entre o uso de maiúsculas e minúsculas. Os identificadores podem conter qualquer seqüência de letras, dígitos, do símbolo '$' e do símbolo '_', onde o primeiro caractere deve ser uma letra ou o símbolo '_'.

O Verilog oferece ao projetista os meios para descrever um sistema digital em vários níveis de abstração, e também suporta ferramentas de projeto para síntese lógica. Projetistas de hardware podem expressar suas idéias com construções comportamentais, deixando os detalhes para fases posteriores do projeto. Uma representação abstrata pode ser usada para explorar alternativas arquiteturais através de simulações e para detectar restrições de projeto antes do projeto detalhado. Com o detalhamento do projeto, são criadas descrições com construções estruturais.

4. Níveis de Abstração

Existem genericamente quatro níveis de abstração: Comportamental, Register Transfer Level (RTL), Porta Lógica e Layout. A abstração define quanto detalhe sobre o design existe numa descrição particular. A informação existente em cada nível. É evidente que a descrição mais fácil de produzir é a de nível comportamental, o problema é que a síntese nem sempre é possível a este nível e exige uma ferramenta de elevada qualidade.

5. Estrutura Básica

A estrutura básica dos blocos em Verilog é delimitada pelas palavras reservadas module e endmodule que identificam um bloco que uma vez criado pode ser instanciado sempre que necessário.

Exemplo:

modulers_ff (y,y_,r,s);

outputy,y_;

inputr,s;

nor (y,r,y_);

nor (y_,s,y);

endmodule

A seguir à palavra chave module aparece o nome atribuído ao bloco e a lista de portas de saída e entrada colocadas entre parêntesis. Nas linhas seguintes é declarado o tipo das portas (input, output, inout, por esta ordem), seguido do corpo do módulo, isto é das funções que o hardware representado desempenha e termina com a palavra endmodule.

6. Tipos