Os Sistemas Digitais FUJR asdasd

Dizer que uma ROM (read only memory), de 2^n x k bits significa que ela se caracteriza por uma matriz de 2^n linhas com vetores de k bits, sendo o conteúdo de k bits denominado palavra. Possui o seguinte diagrama em bloco:

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Linhas de endereço: responsáveis por buscar um valor na memória, são dadas por n;

OE' (output enable): é um sinal de controle responsável por habilitar as saídas da ROM. É ativa em nível lógico baixo;

CS': (chip select): é um sina de controle responsável por habilitar a utilização da ROM;

K: é a saída de dados da ROM;

Com essas informações podemos explicar como funciona a interação entre a CPU (central processing unit), para, primeiramente:

Operação de leitura: Primeiramente, a CPU disponibiliza o endereço de memória a ser encontrado e o deposita nas linhas do barramento de endereço; em seguida, um decodificador de endereço é responsável pela habilitação do CI de memória, através do CS'; ainda, a CPU será responsável pela habilitação de qualquer sinal de controle para a operação de leitura, neste caso, OE', através do barramento de controle; com isso, a memória decodifica o endereço recebido e o resultado é colocado no barramento de dados, posteriormente transferido para a CPU;

Operação de escrita: Assim como na operação de escrita, a CPU disponibiliza um endereço de memória, desta vez utilizado para determinar onde os dados serão armazenados, que é colocado nas linhas do barramento de endereço; o mesmo decodificador habilita o sinal de controle CS' e a CPU deposita os dados a serem armazenados nas linhas de barramentos de dados; do mesmo modo, a CPU habilita quaisquer sinais de controle necessários para a operação de escrita, normalmente denominados WR', através do barramento de controle; por fim, o CI de memória decodifica o endereço recebido e determina onde armazenar os dados recebidos, que são recebidos da CPU atráves das linhas de barramento de dados.

Por fim, iremos apresentamos a hierarquia de memórias.

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De acordo com a pirâmide, podemos observar que os dispositivos de memórias disponíveis podem ser organizados de forma hierárquica de acordo com dois parâmetros: tempo de acesso e custo. Desta forma, quanto mais próximo da base um dispositivo se encontra, mais lento e barato ele é, e vice-versa.

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2_ O processo de de execução de uma instrução na CPU é chamado de ciclo de instrução, possui dois subestágios, o "fetch cycle" e o "execute cycle".

No fetch cycle, o PC (program counter), possui o endereço da instrução a ser executada, que é capturada pelo processador, responsável, também, por incrementar o PC em seguida; com isso, a instrução é alocada no IR (instruction register), de forma que o processador analise esses bits e execute as ações necessárias.

No execute cycle, as ações realizadas pelo processador podem ser de vários tipos, sendos eles:

- Entre o processador e a memória: Na qual os dados são transferidos entre o processador e a memória e vice-versa;

- Entre o processador e as entradas/saídas: Na qual os dados são tranferidos das entradas e saídas dos registradores e vice-versa;

- Data processing: Na qual o processador realiza operações lógicas e aritméticas;

- Control: Na qual ocorre um desvio na sequência de operações.

Por fim, podemos citar o subestágio "interrupt". Este mecanismo tem a função de possibilitar que os módulos possam interromper a sequência de processamento do processador.

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5_ No campo de subsistemas de controle, o controle microprogramado se dá como uma generalização de sistemas RTL, o qual utiliza uma memória ROM no armazenamento de operações e sinais de controle. Deste modo, as funções de transição de estado e saída se dão em uma tabela, e cada microinstrução é dada por uma palavra. Sua arquitetura é composta pelos seguinte módulos:

Gerador de endereço: Este módulo recebe um endereço externo, que será computado para determinar o endereço da próxima microinstrução a ser executada;