Relatório de Atividades Programa de Pós-Graduação em Computação

Trabalho 2: Projeto de inversor CMOS

Eduarde David Freitas Brandão

Universidade Federal do Rio Grande do Sul – UFRGS

Instituto de Informática

Programa de Pós-Graduação em Computação

1. Introdução

Neste relatório realizaram-se simulações utilizando o software de EDA Virtuoso da Cadence, e com ele caracterizações elétricas, analise de leiaute e extração de elementos parasitas, do inversor CMOS. Este foi projetado utilizando as regras de leiaute e os parâmetros do PDK (Physical Design Kit) da empresa AMS para tecnologia CMOS 0,35µm.

2. Metodologia

Para caracterização elétrica, os seguintes passos foram adotados:

1. Extração da função de transferência DC (VOUT vs. VIN) e analise das margens de ruído High e Low;
2. Obtenção dos tempos de resposta para o inversor projetado;
3. Calculo da potencia consumida, à frequência de chaveamento F0= 500 MHz;
4. Calculo da energia média consumida por uma par de transições Low => High e High => Low.

3. Restrições de Projeto

As restrições e parâmetros de projetos adotados seguem listados abaixo:

• Wp = 1.5*Wn;
• Trilhas de alimentação de Metal M1, com largura de 2 µm;
• Altura da célula de 12 µm;
• Fazer um leiaute minimizado, permitindo ainda interconexão pelo “Abutment”;
• Não utilizar polígonos de Metal M3 e M4;
• Utilizar comprimento mínimo de canal permitido pelas Regras de Leiaute adotadas.

4. Caracterização Elétrica

Considerando a metodologia apresentada na Seção 2 e as restrições da Seção 3, o projeto esquemático do inversor foi elaborado. As larguras de canal adotadas para os transistores NMOS e PMOS foram, respectivamente, 1.0 µm e 1.5 µm. Uma ilustração do projeto esquemático segue apresentada na Figura 1.

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Figura 1 - Representação do Esquemático, Fonte: Autor.

Analisando alguns detalhes da Figura 1, é possível perceber que os transistores PMOS e NMOS foram organizados de forma a caracterizar um inversor CMOS. Pode ser observado no esquemático, a entrada do inversor é o pino In, a saída é o out, e sua alimentação é dada pelos pinos avdd e agnd. Outra observação nessa Figura é destacar que a restrição de comprimento mínimo de canal foi obedecida, utilizando-se os 0.35 µm da Regra de Leiaute adotada ( l = 0.35 µ na figura 1).

        Após montar o esquemático e definir o inversor por um símbolo, um novo projeto instanciando 3 células deste primeiro inversor foi montado, e pode ser observado na Figura 2, após isso fez-se simulações para a caracterização elétrica do inversor proposto.

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Figura 2 - Esquema de ligação dos três inversores, Fonte: Autor.

1. Função de Transferência DC

Utilizando o primeiro inversor dos três instanciados, obteve-se a curva da função de transferência (Vout vs. Vin). Uma analise DC foi realizada, variando a fonte de tensão DC da entrada do inversos de 0V à 3.3V. Observe a curva de transferência (Linha verde) na Figura 3.

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Figura 3 - Curva da Função de Transferência ( Destacada em cor verde do Gráfico A) e derivada desta função (Dest. em cor azul Gráfico B), Fonte: Autor.

Nesta figura é possível observa no gráfico A que as retas V1 incidem os pontos (VIL , VOH) e a reta V2 os pontos (VIH, VOL ), os quais foram obtidos aplicando a derivada à curva obtida e verificando os pontos em que a derivada é -1.

MRh = Voh – Vih = 3.033 v – 1.63472 v = 1.39828 v

MRl = Vil – Vol = 1.04671v – 0.287 v = 0.7597 v

1. Análise dos Tempos de Resposta

Para obtenção e calculo dos tempos de resposta do inversor projetado, uma analise transiente dos sinais de entrada e saída do segundo inversor projetado inv I1 da Figura 2 foi realizada. Com o objetivo de obter os valores de tempo de subida e descida do sinal (tr e tf , respectivamente), além da propagação de atraso High-Low e Low-High (TpHL e TpLH, respectivamente). Pelas definições de

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Figura 4 - Definições de tempos de Respostas;

Fonte: (RABAEY; CHANDRAKASAN; NIKOLIC, 2004).

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Figura 5 - Curvas para analise de propagação de atraso, Fonte: Autor.