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Considerar o circuito da Figura 2 como arquitetura inicial para o gerador de sinal de RESET, em que a tensão no capacitor é de 0V todas as vezes que o circuito é ligado e que, com o passar do tempo, a tensão aumenta tendendo a +5V (padrão TTL – Transistor-Transistor Logic). Pelo padrão TTL, o nível lógico baixo garantido está localizado entre 0V e 0,8V e o nível lógico alto garantido localizado entre 2,0V e 5,0V. Discutir com seu grupo de trabalho sobre o comportamento deste circuito anotando os resultados da discussão.

Figura 4 – Circuito para um pino de reset.

(Fonte: elaborado pelo autor)

Passo 2 (Equipe)

Modelar o circuito da figura 2 aplicando as Leis de Kirchhoff e anotar os passos realizados.

Passo 3 (Equipe)

Calcular a relação RC capaz de garantir que a tensão na entrada da porta lógica inversora não alcance 0,8V antes de 10ns após a energização do circuito. Isto garantirá o tempo necessário para o setup do sistema digital ao qual o circuito estará ligado. Anotar os cálculos realizados.

Passo 4 (Equipe)

Escrever um relatório denominado Relatório Parcial 3 – Modelagem e Projeto do Circuito Gerador de RESET. O documento deve conter os detalhes da modelagem do circuito além das considerações realizadas ao determinar a relação RC. Entregar o relatório ao professor da disciplina formatado segundo o item “Padronização”.

ETAPA 4 (tempo para realização: 5 horas)

 Aula-tema: Dispositivos Semicondutores: Diodos e Transistores.

Esta atividade é importante para que você simule um circuito regulador de tensão baseado em transistor bipolar de junção.

Para realizá-la, devem ser seguidos os passos descritos.