Reducing Memory Access Latency with Asymmetric DRAM Bank Organizations

RESUMO

A DRAM tem sido o padrão para memória principal e tem tido um rápido avanço em relação a capacidade, mas pouco se evoluiu em sua latência de acesso aleatório, que em contrapartida tem permanecido relativamente estagnada. Os sistemas de computadores modernos implementam técnicas para amenizar esse problema, mas nem todos nem todas as aplicações tem amplo paralelismo para permitir que a latência seja ocultada ou reduzida.

Reduzir a latência da memória principal é importante para a performance da aplicação, por isso propomos um conjunto de organizações de DRAM assimétricas para reduzir a latência média de acesso à memória principal. Analisamos o acesso e o tempo de ciclos de tempo de uma DRAM moderno com o objetivo de identificar as principais causas de atraso e em seguida reorganizamos os bancos aplicando técnicas específicas com o objetivo de reduzir a latência sem gerar sobrecarga de área.

A DRAM por sua boa performance e alta densidade, sendo mais rápida até que alguns dispositivos flash, evoluíram para explorar esses transistores menores e mais rápidos para aumentar principalmente sua capacidade e largura de banda sob restrição de custos apertados. Para aumentar a capacidade, o tamanho da célula DRAM tem sido reduzido e mais células partilham o controle e fios dos caminhos de dados (datapath). Enquanto isso, as matrizes DRAM são divididas em muitas submatrizes, ou mats, não para atrasar aqueles fios, e mais bits são transferidos para melhorar a largura de banda. Entretanto, a latência dos dispositivos DRAM, tem sido reduzido muito mais lentamente.

Sistemas de computadores modernos tentam resolver este problema de parede de memória com técnicas de tolerância de latência, no entanto, nem todas as aplicações podem ser feitas para a latência da memória principal visto que elas frequentemente possuem paralelismo ou localização insuficientes. Além disso, a diferença de tamanho entre caches de último nível e a memória principal é diminuída. Como resultado, a redução da latência da memória principal beneficiaria muitas aplicações.

Existem várias propostas para a diminuição da latência da DRAM, incluindo a latência reduzida DRAM (RLDRAM) e o ciclo rápido DRAM (FCRAM), alternativamente ideias de DRAM incorporadas no processador se extinguem, SRAM incorporada na DRAM são extintas, ou o fornecimento de múltiplas linhas de buffers por banco de DRAM tem sido proposto, mas elas não são mais adequadas para caches. Ainda há o empilhamento de matrizes DRAM no topo do processador que pode reduzir a latência de acesso à memória principal e a força, que também não é viável.

No artigo, foi identificado que é necessário reduzir tanto a capacitância do caminho de dados com as mats quanto a distância na transferência I/Os para os mats. Reduzimos o antigo fazendo com que poucas células DRAM compartilhem um fio de caminho de dados, adicionamos fios de controle e caminho de dados extras para permitir bancos de acesso não uniformes e, ao combinar essas duas técnicas acima mencionadas, nós idealizamos uma nova organização de banco DRAM (CHARM). Nossa experiência demonstra que o CHARM aumenta a performance do sistema e a eficiência de energia para uma variedade de cargas de trabalho com o mínimo de sobrecarga da área. Nossas principais conclusões