Controle de Acesso a um Estacionamento

EXPERIMENTO 01 LABORATÓRIO DE SISTEMAS DIGITAIS 2

Projeto 1: Detector de Sequência Binária “1101”

Projeto 2: Controle de Acesso a um Estacionamento

Victor Felipe Borges

Matricula: 10/0126464

Programa de Engenharia Eletrônica

Faculdade Gama

Universidade de Brasília

Filipe R. Da Silva

Matrícula: 11/0029232

Programa de Engenharia Eletrônica

Faculdade Gama

Universidade de Brasília

RESUMO

O relatório consiste em apresentar a implementação de dois projetos no kit Basys 3 da Xilinx e no software Vivado. O primeiro é um detector de sequência que segue a sequência 1101. O segundo projeto foi um controle de acesso a um estacionamento para quatro vagas. Nesse estacionamento existe um único portão para entrada e saída de automóveis, de forma que entra e sai um carro por vez. Existem dois sensores que detectam a entrada e a saída e esses sensores seguem uma determinada lógica. Existe também um semáforo que indica quantas vagas restam e um led que representa a liberação de uma dada barreira, sendo que essa abre quando existe disponibilidade de vaga. O estacionamento tem um display que indica quantas vagas disponíveis. Os projetos foram realizados usando máquinas de estados finitos de Moore.

1.  INTRODUÇÃO

O presente relatório aborda circuitos sequenciais síncronos. Esse nome deve-se ao uso de um sinal denominado clock, que sincroniza e dão ordens as transições, ou seja, o relógio determina o momento exato em que os estados são alterados. A parte principal de toda máquina de estado é um módulo de memória, geralmente

construído com flip-flops, eles servem para armazenar o estado presente da máquina. Existem basicamente dois modelos de máquinas de estados finitos, o modelo de Mealy, em que as saídas dependem da lógica de próximo estado. E o modelo de Moore, em que as saídas dependem apenas do estado atual. O modelo de máquina de estados finitos usado nos dois projetos foi Moore. Para ambos os projetos as sequências de desenvolvimento foram os seguintes passos, primeiro: fazer o diagrama do bloco de controle, achando todas as variáveis de entrada e saída. O segundo passo foi à descrição no software Vivado em linguagem VHDL. O terceiro passo foi a realização do Test Bench para verificação das ondas de entrada e saída para obter um resultado mais rápido quando fosse implementado no kit Basys 3. O terceiro e último passo foi a implementação no kit Basys 3.

2. EXPERIMENTO

2. EXPERI

As FPGA’s são dispositivos semicondutores para processamento digital que podem ser usadas para construção de uma vasta gama de dispositivos de hardware. A arquitetura de uma FPGA é composta por Elementos Lógicos (LE) dispostos em malhas ao longo de todo o equipamento. Os elementos lógicos possuem duas partes: Look-up tables (LUT), que podem implementar funções comuns de logica, tais como portas AND, OR, etc, e registros que podem implementar lógicas síncronas como flip-flops.

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Figura 1: Descrição do funcionamento de uma FPGA

Um módulo em VHDL começa com a declaração da biblioteca utilizada (IEEE), posteriormente uma "entidade" é criada e lá são declaradas as portas e definidas as entradas e saídas, e seus respectivos "types". Por ultimo é estabelecido a "arquitetura" que faz a descrição do funcionamento do circuito das formas estrutural, dataflow e comportamental. A síntese lógica é uma descrição em HDL em conjunto com uma biblioteca de componentes é usada por uma ferramenta de síntese para a geração automática de um circuito digital. Além disto, estas ferramentas incluem uma etapa de otimização da lógica interna do circuito gerado, antes da geração das estruturas internas de armazenamento, da lógica combinatória e da estrutura de conexão dos componentes (netlist). A arquitetura por fluxo de dados (ou dataflow) descreve detalhes de como o modelo é implementado em hardware e especifica um circuito que mostra a relação entre entrada e saída por meio de expressões logicas (AND, OR, XOR etc).

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Figura 2: Exemplo de arquitetura por dataflow.

A descrição comportamental descreve como as saídas reagem (ou se comportam) às entradas, é essencialmente a utilização da abordagem da caixa-preta para modelar os circuitos, onde efetivamente não se sabe o que acontece dentro da caixa, apenas se sabe a saída para cada entrada.

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Figura 3: Exemplo de arquitetura comportamental

Uma descrição estrutural descreve a interconexão entre os componentes que fazem parte do circuito. Esta descrição é usada como entrada para uma simulação lógica da mesma forma que uma entrada esquemática.

2.1. Equipamentos e material utilizado

• Nexys 2; Family: Spartan 3E; Device: xc3s500E; Package: FG320; Speed: -4.
• Basys 3; Family: Artix -7; Device: XC7A35T; Package: CPG236C;
• NoteBook Acer Aspire E 15;

2.2. Projeto 1: Detector de Sequência Binária 1101

O projeto apresenta a implementação de um detector de sequencia 1101 e utiliza os displays de 7 segmentos para a visualização de cada estado. Para a sequência utilizará três botões, um de clk, um de reset e um para a entrada A. O projeto gerará um clock acionado manualmente para incrementar os valores de cada entrada. Para o display de 7 segmentos será necessário um decodificador para mostrar os valores de cada estado na saída. O botão de reset leva o valor da máquina de estado mostrado nos displays de 7 segmentos para o estado inicial, porém . O botão A é acionado como a entrada da sequência. O botão de reset reinicia a contagem. Para a implementação do projeto, precisa-se de três entradas e 8 saídas, destinadas a um displays de 7 segmentos e uma para o led, o qual estará em nível lógico alto quando a sequencia é totalmente realizada. O projeto possui três entradas e duas saídas, como mostra a figura 4:

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Figura 4 entity detector de sequência

O primeiro bloco do código é destinado a nomeação de cada estado e uma declaração para um sinal que será usado no decorrer do código, como mostrado na figura 5:

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Figura 5 nomeação dos estados

O segundo bloco do código tem como função implementar a lógica de comando de cada estado. Começa fazendo o reset da máquina. Logo depois, se o botão A é pressionado de acordo com sequência o estado muda o seu valor, a figura 6 demonstra essa lógica:

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