Virtualização de sistemas operacionais

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UNIVERSIDADE FEDERAL DA PARAIBA – UFPB

CENTRO DE CIÊNCIAS EXATAS E DA NATUREZA – CCEN

DEPARTAMENTO DE INFORMÁTICA – DI

PROGRAMA DE PÓS-GRADUAÇÃO EM INFORMÁTICA – PPGI

DISCIPLINA: ARQUITETURA DE COMPUTADORES

A arquitetura de um gerenciador para Reconfiguração Dinâmica

Professor ou aluno

Mestrando do Departamento de Informática – UFPB/2010

The Study of a Dynamic Reconfiguration Manager for Systems-on-Chip é um trabalho que aborda o uso de um sistema gerenciador para arquiteturas de Sistemas em Chip que realizam reconfiguração dinâmica. Já em sua motivação os autores afirmam, com referências, que a relação entre o tamanho da área do chip desenvolvido e a energia que ele necessita, afeta mesmo na escolha da FPGA. Esta é uma decisão interessante e tem reflexo decisivo para o desenvolvimento do meu projeto de mestrado (abordagem sobre arquiteturas reconfiguráveis em RFFSs). As experiências relatadas no artigo [1], referenciado pelos autores, podem ajudar também na organização de projetos que buscam novas técnicas de baixo consumo de energia com a implantação de arquiteturas com reconfiguração dinâmica. Embora os autores defendam a ideia da gerência dos dispositivos reconfiguráveis, concordo que seja interessante observar os fatores que podem ser considerados críticos, pois estes sim podem trazer algum prejuízo ao projeto. Acredito que seria um risco, por exemplo, desenvolver um projeto que não permitisse realizar testes anteriores à confecção de um chip. Neste aspecto, foi de grande relevância a inserção da etapa de simulação em SystemC.

Outro aspecto que considerei interessante pontuar aqui foi o fato do sistema executar tarefas que não influenciam nas tarefas que a própria CPU já possui, ou seja, o consumo de energia pode ser reduzido e o desempenho do sistema pode melhorar, já que não há sobrecarga adicional de tarefas pela CPU. E embora tenha sido demonstrado com o presente projeto que houve uma aceleração considerável na execução das tarefas, gostaria de saber dos resultados obtidos após a implantação da função de avaliação do sistema de reconfiguração dinâmica (apontados como trabalhos futuros), pois estes aspectos servirão sobremaneira para trabalhos que eu possa realizar.

Outras pesquisas poderiam ajudar também a referenciar este artigo, como por exemplo em [2], em que é apresentada também uma alternativa para “manter” a CPU em estado de espera, enquanto outras tarefas são executadas por parte de outros periféricos instalados no chip.

Referências Bibliográficas

[1] N. Dhanwada, I. Lin, and V. Narayanan, “A power estimation methodology for systemC transaction level models,” in Proceedings of the 3rd IEEE/ACM/IFIP international conference on Hardware/software codesign and system synthesis. ACM, 2005, p. 147. [Online]. Available: http://portal.acm.org/citation.cfm?id=1084834.1084874.

[2] Johann Glaser, Jan Haase, Markus Damm and Christoph Grimm “Investigating Power-Reduction for a Reconfigurable Sensor Interface”. Available: http://citeseerx.ist.psu.edu/viewdoc/summary?doi=10.1.1.157.337