Memória SRAM

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CMOS SRAM

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• Introdução
• Tecnologia
• Capacidade
• Estratégia de leitura, escrita, apagamento e/ou gravação
• Método de transferência
• Aplicações

Introdução

• SRAM Um tipo de conexão programável volátil de PLD baseada em células de memória de acesso aleatório estática e que pode ser ligada ou desligada repetidas vezes por programação
• Usam latches como elemento de armazenamento e, portanto, podem armazenar dados indefinidamente enquanto a tensão de alimentação estiver presente
• Usam circuitos parecidos com FFs D e possuem uma capacidade de armazenamento menor que as RAMs dinâmicas

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Departamento de Telemática

Bacharelado em Engenharia de Telecomunicações

Disciplina: Arquitetura de Computadores

Aluna: Aparecida Falcão

Fonte:  http://www.edwardbosworth.com/CPSC2105/MyTextbook2105_HTM/MyText2105_Ch06_V06.htm

Tecnologia

• Todas as RAMs estáticas são caracterizadas por células de memória

latch.

• Enquanto a tensão de alimentação estiver aplicada numa célula de memória estática, ela retém indefinidamente o estado 0 ou 1. Se a alimentação for removida, o bit de dado armazenado é perdido.

A figura mostra uma célula de memória latch SRAM básica. A célula é selecionada por um nível ativo na linha  de seleção e um bit de dado (1 ou 0) é escrito na célula colocando-o na linha de entrada de dados. Um bit de dado é lido  a partir da linha de saída de dados.[pic 6][pic 7]

Tecnologia

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• Uma SRAM assíncrona é aquela na qual a operação não está sincronizada com um sistema de clock.
• A SRAM síncrona é similar à SRAM assíncrona em termos do arranjo de memória, do decodificador de endereço e das entradas de leitura/escrita e habilitação. A diferença básica é que a SRAM síncrona usa registradores com clock para sincronizar todas as entradas com o clock do sistema.

Capacidade

Chips de SRAM podem ser organizados em bits isolados, nibbles (4 bits), bytes (8 bits) ou múltiplos bytes (16, 24, 32 bits, etc.). A figura abaixo mostra a organização de uma SRAM típica de 32k × 8. O arranjo de células de memória está organizado em 256 linhas e 128 colunas, cada uma com 8 bits, como mostrado em (a). Na verdade, existem 215 = 32.728 endereços, e cada um contém 8 bits. A capacidade da memória desse exemplo é 32.768        bytes        (tipicamente        expressa        como        32kB).

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Capacidade

Tomando por base a CMOS 4 Mbits da Toshiba, temos:

• Low-power dissipation Operating: 15 mW/MHz (typical)
• Single power supply voltage of 2.7 to 5.5 V
• Power down features using CE[pic 10]
• Data retention supply voltage of 2.0 to 5.5 V
• Direct TTL compatibility for all inputs and outputs
• Wide operating temperature range of −40° to 85°C
• Standby Current (maximum): 20 µA
• 262,144 words by 16 bits

Estratégia de leitura, escrita, apagamento

e/ou gravação

No modo LEITURA, a entrada de habilitação de escrita é nível ALTO e a habilitação de saída é nível BAIXO. Os buffers tristate de entrada são desabilitados pela porta G1 e os buffers tristate de saída da coluna são habilitados pela porta G2. Portanto, os oito bits de dados do endereço selecionado são encaminhados através das colunas I/O para as linhas de dados   (I/O0   a   I/O7),   que   atuam   como   linhas   de   saída   de dados.