Os Princípios da Comunicação

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INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DA BAHIA

 

 

CI CD4046 como aplicação em modo PLL

 

Curso: Engenharia Elétrica

Docente: Clodoaldo Gomes Messias

Discente: Alexsandro de Oliveira Silva 

 

Vitória da Conquista

2021

Alexsandro de Oliveira Silva

 

 

 

 

CI CD4046 como aplicação em modo PLL 

 

 

O Trabalho apresentado tem como intuito avaliar o conhecimento acerca do conteúdo CI CD4046 como aplicação em modo PLL, conteúdos esses que fazem parte da ementa da disciplina Princípios de Comunicação que é ministrada pelo professor Clodoaldo Gomes Messias.  

 

 

Vitória da Conquista

2021

INTRODUÇÃO

Este trabalho apresenta o relatório do estudo e aplicação de um CI CD4046 sendo aplicado em modo PLL, tendo como seu principal objetivo, o desenvolvimento do conteúdo acerca do mesmo. A metodologia deste trabalho foi completamente construída por meio de pesquisas bibliográficas e conteúdo passado em sala de aula, além de montagens e medições em laboratório virtual.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DESENVOLVIMENTO

 

2.0 PLL (Phase Locked Loop)

O PLL, ou também chamado de Malha de Travamento de Fase, é uma parte fundamental das tecnologias referentes ao rádio, transmissões sem fio e telecomunicações. É usado para as mais diversas finalidades, são encontrados em receptores de AM, FM, modems, sintetizadores de frequências, telefones sem fio, telefones celulares, instrumentos digitais e analógicos e numa infinidade de outras aplicações onde frequências estejam presentes. O PLL é um caso particular de um sistema negativamente realimentado, podendo ser implementado analógica ou digitalmente, de forma a permitir a geração estável e com baixo ruído de sinais RF sintonizáveis.

2.1 Funcionamento PLL

                Para entendermos o funcionamento do PLL, analisaremos a configuração mais simples na Figura 1

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Figura 1 – Circuito simples PLL

        O princípio básico de funcionamento do PLL consiste na correção contínua da diferença de fase e/ou frequência existente entre os dois sinais da entrada do loop. O comparador de fase fornece uma tensão de saída cuja componente DC é proporcional a diferença de fase/frequência entre o sinal de entrada e sinal do VCO. Este sinal gerado pelo comparador de fase é encaminhado ao filtro, onde é extraída a sua componente contínua, tensão utilizada como sinal de controle do oscilador. O VCO, por sua vez, é responsável por gerar um sinal cuja frequência é dependente da tensão de controle, de forma que este sinal será posteriormente dividido pelo bloco divisor de frequência e realimentado no loop, como entrada do comparador de fase.

 Neste trabalho, vamos utilizar o CI CD4046 sendo aplicado em modo PLL,

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Figura 2 - Diagrama de blocos do CD4046B

O Comparador de Fase 1 é utilizado para comparar as frequências do sinal de entrada e do VCO, verificando a defasagem entre eles. Para isso, utiliza-se a porta lógica ou-exclusivo (XOR), em que a saída será alta quando os sinais forem diferentes (um alto e um baixo ou vice-versa) e o sinal de saída obtido do PCI será um sinal de erro.

A seguir, na Figura 3 podemos observar as principais formas de onda do CD 4046

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Figura 3 – Principais formas de onda.

Conhecido os valores de fL e de τ, é possível calcular a faixa de captura do VCO (2𝑓𝐶), que é a faixa de frequência em que o oscilador é capaz de capturar um sinal de entrada (Signal In, pino 14). Uma vez que o valor de frequência Signal In esteja muito distante da faixa de captura, não será possível o VCO capturar o sinal. Caso o sinal ainda esteja dentro da faixa de travamento – 2fL –, a frequência do VCO ainda é capaz de irá acompanhar a frequência do sinal. Na Figura 4, podemos observar o sinal de entrada em amarelo que ao atingir uma certa frequência o PLL trava, assim variando a frequência nos limites calculados ainda continuam travados, so ocorre o destravamento quando a frequência ultrapassar o fl o ficar muito abaixo do fc- min.

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Figura 4 – Comportamento do PLL com variação da frequência.

Vamos utilizar o circuito da Figura 5, para projetar o PLL

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Figura 5 – Circuito a ser projetado

Temos que projetar C1 e R1 para determinar a frequência central e também o filtro passa baixa. Vamos iniciar com C1 e R1, com os dados da Figura 5 

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Figura 6 – Dados para determinar R1 e C1, Datasheet Nexperia

Vamos escolher o Vdd = 5v, e escolher o R1 = 10 kΩ, logo, a linha comum entre estes 2 será à 3. Vamos arbitrar uma frequência f0 = 10 kHz, ao analisar o gráfico, o C1 ≈ 5 nF.